摘要：ASIC是Application Specific Integrated Circuit的英文縮寫，在集成電路界被認為是一種為專門目的而設計的集成電路。從數字系統設計的性質出發，結合目前迅速發展的芯片系統，比較、研究各種硬件描述語言;詳細闡述各種語言的發展歷史、體系結構和設計方法;探討未來硬件描述語言的發展趨勢，同時針對國內EDA基礎薄弱的現狀，在硬件描述語言方面作了一些有益的思考。文章發表在《消費電子》上，是微電子論文發表范文，供同行參考。
關鍵詞：ASIC硬件描述,語言芯片系統
ASIC也是Australian Securities and Investment Commission的英文縮寫，即澳大利亞證券和投資委員會，它是澳大利亞金融服務和市場的法定監管機構。現在，隨著系統級FPGA以及系統芯片的出現。軟硬件協調設計和系統設計變得越來越重要。傳統意義上的硬件設計越來越傾向于與系統設計和軟件設計結合。硬件描述語言為適應新的情況，迅速發展，出現了很多新的硬件描述語言，像Superlog、SystemC、cynlibc++等等。究交選擇哪種語言進行設計，整個業界正在進行激烈的討論。因此，完全有必要在這方面作一些比較研究，為EDA設計做一些有意義的工作，也為發展我們未來的芯片設計技術打好基礎。
一、目前HDL發展狀況
目前，硬件描述語言可謂是百花齊放，有VHDL、Superlog、Verilog、SystemC、CynlibC++、CLevel等等。雖然各種語言各有所長，但業界對到底使用哪一種語言進行設計，卻莫衷一是，難有定論。
而比較一致的意見是，HDL和C/C++語言在設計流程中實現級和系統級都具有各自的用武之地。問題出現在系統級和實現級相連接的地方：什么時候將使用中的一種語言停下來，而開始使用另外一種語言?或者干脆就直接使用一種語言?現在看來得出結論仍為時過早。
二、幾種代表性的HDL語言
VHDL
早在1980年，因為美國軍事工業需要描述電子系統的方法，美國國防部開始進行VHDL的開發。1987年。由IEEE(In，stituteofElectricalandElectro-nicsEngineers)將VHDL制定為標準。參考手冊為IEEEVHDL語言參考手冊標準草案1076/8版，于1987年批準，稱為IEEE1076-1987。應當注意，起初VHDL只是作為系統規范的一個標滯，而不足為設計而制定的。第二個版本是在1993年制定的，稱為VHDL-93，增加了一些新的命令和屬性。
雖然有“VHDL是一個4億美元的錯誤”這樣的說法。但VHDL畢竟是1995年以前唯一制訂為標準的硬件描述語言，這是它不爭的事實和優勢;但同時它確實比較麻煩，而且其綜合庫至今也沒有標準化，不具有晶體管開關級的描述能力和模擬設計的描述能力。目前的看法是，對于特大型的系統級數字電路設計，VHDL是較為合適的。
實質上，在底層的VHDL設計環境是由VerilogHDL描述的器件庫支持的，因此，它們之間的互操作性十分重要。目前，Verilog和VDHL的兩個國際組織OVI、Ⅵ正在籌劃這一工作，準備成立專門的工作組來協調VHDL和VerilogHDL語言的互操作性。OVI也支持不需要翻譯，由VHDL到Verilog的自由表達。
三、各種HDL語言的體系結構和設計方法
SystemC
實際使用中，systemc由一組描述類庫和一個包含仿真核的庫組成。在用戶的描述程序中，必須包括相應的類庫，可以通過通常的ANSIc++編譯器編譯該程序。SystemC提供了軟件、硬件和系統模塊。用戶可以在不同的層次上自由選擇。建立自己的系統模型，進行仿真、優化、驗證、綜合等等。
四、目前可取可行的策略和方式
根據目前芯片設計的發展趨勢。驗證級和綜合抽象級也有可能成為一種標準級別。因為它們適合于IP核復用和系統級仿真綜合優化的需要，而軟件(嵌入式、固件式)也越來越成為一個和系統密切相關的抽象級別。
目前，對于一個系統芯片設計項目，可以采用的方案包括以下幾種：
①最傳統的辦法是，在系統級采用VHDL，在軟件級采用c語言，在實現級采用Verilog。目前，VHDL與Verilog的互操作性已經逐步走向標準化，但軟件與硬件的協凋設計還是一個很具挑戰性的工作。因為軟件越來越成為SOC設計的關鍵。該力案的特點是：風險小，集成難度大，與原有方法完全兼容，有現成的開發工具：但工具集成由開發者自行負責完成。
②系統級及軟件級采用Superlog，硬件級和實現級均采用VerilogHDL描述，這樣和原有的硬件設計可以兼容。只要重新采購兩個Superlog開發工具SYSTEMSIMTM和SYSTEMEXTM即可。該方案特點是風險較小，易于集成，與原硬件設計兼容性好。有集成開發環境。
五、未來發展和技術方向
微電子設計工業的設計線寬已經從0.251um向0.18um變遷，而且正在向0.13um和90nm的目標努力邁進。到0.13um這個目標后，90%的信號延遲將由線路互連所產生：為了設計工作頻率近2GHz的高性能電路，就必須解決感應、電遷移和襯底噪聲問題(同時還有設計復雜度問題)。
未來幾年的設計中所面臨的挑戰有哪些?標準組織怎樣去面對?當設計線寬降到0.13um，甚至更小尉，將會出現四個主要的趨勢：設計再利用;設計驗證(包括硬件和軟什);互連問題將決定剝時間、電源及噪聲要求;系統級芯片設計要求。
滿足來來設計者需要的設計環境將是多家供應商提供解決方案的模式，因為涉及的問題面太廣且太復雜，沒有哪個公司或實體可以獨立解決。實際上，人們完全有理由認為，對下一代設計問題解決方案的貢獻，基礎研究活動與獨立產業的作用將同等重要。
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